近日，同济大学电子与信息工程学院叶雨阳、贺青和邱雷研究团队联合香港中文大学余备研究团队，共同开发了基于AI智能体驱动的自动化集成电路设计框架——RTL-CLAW。RTL-CLAW旨在展示一种全新的、以AI智能体为核心的芯片设计流程。该项目已在GitHub上逐步开源（code地址：https://eda.tongji.edu.cn/9d/d2/c37855a368082/page.htm）。RTL-CLAW也是电子与信息工程学院在集成电路领域发布的首个基于大语言模型的EDA协同工具。  

在传统的芯片设计流程中，设计人员通常需要手动管理一个“工具链”：从RTL分析、仿真验证、逻辑综合到物理设计，每个环节都需要使用不同的软件，编写复杂的脚本，并在不同工具之间传递数据。这种方式存在流程割裂、脚本依赖、知识门槛高、迭代周期长等明显痛点。而RTL-CLAW的核心优势，正是针对这些痛点，构建了一个“AI智能体+统一平台”的新范式。首先，RTL-CLAW的核心是AI智能体驱动的自动化工作流。它基于OpenClaw框架构建。OpenClaw可以理解为一个面向复杂任务的智能体“操作系统”，而RTL-CLAW则是在这个系统之上，专门为芯片设计领域“培训”的专业智能体。设计者不再需要记忆繁杂的命令和脚本，只需用自然语言或简单的指令描述设计意图（例如“优化这个Verilog模块的时序”或“为这个接口生成测试环境”），AI智能体就会自动进行任务规划，调用相应的分析、优化、验证工具，并最终返回结果。

其次，RTL-CLAW致力于构建一个开放、统一的插件化工具链。它将各种工具（如开源的Yosys、Verilator，以及商业工具）以“插件”的形式集成起来。这意味着高度集成，从RTL分析、分区、优化（Partition-Opt-Merge）到验证环境生成和逻辑综合，都可以在同一个框架下无缝衔接；灵活扩展，研究团队或个人可以轻松地将自己的新算法、新工具以插件形式加入，快速验证想法，这也让RTL-CLAW成为一个优秀的EDA研究平台；未来兼容，项目路线图清晰规划了后续将集成基于DreamPlace和OpenROAD的开源后端实现流程，并向3D IC设计方向拓展，展现了其面向未来芯片架构的潜力。简而言之，RTL-CLAW的目标是让芯片设计从“手动编写脚本的工匠时代”迈向“AI智能体协同的平台化时代”。 

RTL-CLAW作为一个面向未来的AI智能体驱动EDA框架，虽然目前仍处于研究展示和原型验证阶段，但它清晰地指明了芯片设计自动化的一条新路径——通过将AI的规划能力与模块化的工具生态深度融合，极大提升设计效率和自动化水平，为产业界探索下一代EDA工具链带来了宝贵的实践。RTL-CLAW是同济大学电子与信息工程学院集成电路学科推动产教研融合、推动“集成电路+人工智能”学科交叉的创新成果。后续，TEA实验室还将联合学院学生党支部，将RTL-CLAW带进学生党建，深入推动AI驱动的“专业+党建”创新实践，深入探讨集成电路学科人才培养新领域。